DDS – Acumulador de Fase (Parte 3)

O acumulador de fase é responsável por endereçar a leitura da LUT (Look-Up-Table). Podemos ter acumuladores decimais (BCD) ou binários, sendo os binários mais comuns pela facilidade em fazer a conexão com as ROM’s (Read Only Memory) utilizadas na LUT [2]. Mas os decimais também são usados, depende da aplicação. Os acumuladores são geralmente construídos com somadores e registradores. O somador envia seus valores para o registrador, que armazena esses valores e muda sua saída somente quando há um pulso de clock [1]. Os acumuladores binários são os mais usados, a fórmula comum de um acumulador de fase binário é:

eq03

Podemos pensar no W como sendo o valor do passo com que o acumulador vai endereçar a LUT. Quanto maior seu valor, maior será o valor de n e maior será o número de informações da amostragem do sinal de entrada. Se pensarmos em um círculo de fase, o W é como se fosse um vetor que irá percorrer esse círculo com uma freqüência a ser definida pelo usuário, que irá escolher o valor de W. Quanto maior seu valor, maior será a velocidade (freqüência) com que ele vai percorrer esse circulo e maior será a freqüência do sinal sintetizado. A relação entre os valores de amplitude de uma onda senoidal e os seus respectivos valores de fase pode ser representada através de um circulo de fase conforme a Figura 01:

Figura01
Figura 01: Circulo de fase que pode ser percorrido com um número maior ou menor de passos dependendo do valor de W.

O clock é comum a três blocos do DDS e também define a freqüência do sinal de saída como sendo 40% da sua freqüência máxima. Sendo assim, o W passa a ser a única variável do sistema, portanto, ele determinará quantos pulsos de clocks será necessário para o acumulador varrer todos os endereços da LUT [1].

A LUT é geralmente implementada por uma memória (ROM), sua capacidade se da na forma 2^N, sendo assim é preciso tomar cuidado com o valor escolhido para o W.

O W é uma palavra binária que define a velocidade com que o acumulador varrerá os endereços da memória (LUT), então se relacioná-lo com o tempo de leitura dos endereços da memória que se da na forma (2^N)T, percebe-se que para ler somente alguns endereços, aplica-se a fórmula (2^N)T/W [1].

Sendo assim ele tem relação direta com a leitura dos endereços da LUT e a escolha do seu valor deve respeitar a condição de que W seja um divisível inteiro de 2^N. Caso não seja respeitada essa condição, haverá uma quebra na periodicidade do sinal de saída, ocasionando o jitter que é uma modulação parasita de fase, ou seja, ele irá gerar uma instabilidade no sinal em fase.

Considera-se uma memória com N = 4bits de endereçamento, sendo assim 2^N=16, escolhe-se para W os valores W = 2 e W = 6, é possível perceber através da Figura 02 o aparecimento da quebra de periodicidade que irá gerar o jitter [1].

Figura04
Figura 02: Sinal periódico quando W = 2 e quebra na periodicidade do sinal quando W = 6, ou seja, não é um divisor exato de 2^N.
Referência Bibliográfica

[1] CARDOSO, Rodrigo Otávio Rocha. Geração de Sinais de Referência para Transmissores de Televisão. 2007. 108f.. Dissertação (Mestrado em Telecomunicações) – Instituto Nacional de Telecomunicações, Santa Rita do Sapucaí, 2007.

[2] GOLDBERG, Bar-Giora. Digital frequency synthesis demystified: DDS and Fractional-N PLLs. Eagle Rock: LLH, 1999. 336p., il.

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3 comentários sobre “DDS – Acumulador de Fase (Parte 3)

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